一个日本研究团队宣布，已将高性能垂直式穿隧磁阻(perpendicular tunneling magneto-resistance)工艺扩展至非易失性逻辑组件的生产，并表示能以40纳米工艺技术制造出内建8Gbit约当容量之非易失性内存的逻辑芯片。
日本东北大学(Tokohu University)教授Hideo Ohno表示，其研发团队所制造出的垂直晶体管(vertical transistors)架构组件，单元尺寸可达到4F2，也就是在100mm2面积的芯片上容纳8Gbit内存，所占据的单元面积仅5成。
穿隧磁阻(TMR)效应是用于在硬盘机上记录数据之自旋阀巨磁阻(spin-valve giant magnetoresistance effect)效应的延伸；在做为自旋阀应用时，电子的自旋会垂直导向一层薄薄的绝缘穿隧障蔽层(tunnel barrier)，实现高密度的“垂直录写(perpendicular recording)”。
电子的穿隧效应──也就是从一个绝缘体的某一端弹出、又从另外一端弹回──是牛顿物理学所无法解释的一种量子效应；类似的磁穿隧接面(magnetic tunneling junctions)，则是实现MRAM与各种可编程磁性逻辑组件的效应。
新的垂直架构逻辑组件工艺是由Ohno以及其他东北大学研究人员，与日立(Hitachi)合作的成果；该技术在绝缘体与其磁电极之间的界面，应用了大型的垂直磁向异性(magnetic anisotropy)，所产生的紧密垂直架构能让位元单元(bit cell)尺寸仅是组件面积的4倍，而非64倍。也就是采用TMR技术所产生的逻辑电路尺寸可缩小16倍。
研究人员表示，他们的TMR技术同时可达到高密度、低写入电流(49mA)、124%的穿隧磁阻变化率(tunneling-magneto-resistance ratio)，以及350℃的热阻性；这意味着该工艺能与现有逻辑IC标准制造技术兼容。
此外研究人员也指出，不同于其他竞争性架构，他们开发的组件制造成本也较低(因为采用的是较廉价的贵金属)，做为SoC应用时亦可达到超耗电量效果。
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