PLL（锁相环）是SoC（系统单芯片）中常见的模拟电路。几乎所有时钟速率高于30 MHz的SoC都会用一只PLL作频率合成。不过，世上并不存在一种“万能”的PLL。各种器件都有其频率、功率、面积、性能和功能范围。采用100nm或更小工艺实现的PLL典型频率范围从10MHz到10GHz。它们的功率范围从不到1mW，直到100mW以上。它们的面积可以从0.04mm2到2mm2，而它们的性能（一般用输出抖动来度量）从超过100fs到大于10ps。
宽的规格范围是因为有众多的最终用途。这些用途包括：数字逻辑或处理器的时钟、模拟前端ADC/DAC的时钟、串行链路通信，以及RF综合等。本文的重点是倍频PLL，但也有很多其它类型的PLL。
周期抖动以及长期抖动
PLL功率与面积上的差异有很多原因。最常见的原因是抖动性能，虽然其它要求（如输出频率和环路带宽）也有作用。设计人员应主要关注周期抖动（period jitter）以及长期抖动（long-term jitter）。周期抖动是当输出时钟本身作为触发器时而产生的误差。此时，对抖动的测量是在一个输出周期的保持解除时间（hold-off）进行的。换句话说，这个抖动是一个时钟周期内的误差（即相位误差）。通常测量周期抖动时要采样大量的输出时钟，可以用峰峰值或rms（均方根）值描述。
周期抖动关乎到数字电路的静态时序分析。例如，以1 GHz为一个数字核心提供时钟时，需要1 ns的标称周期。但是，无论PLL多么完美，也只能达到1ns的平均周期。对于静态时序分析，必须了解最小周期，才能计算出时序裕度。对于1GHz输出，一只高质量PLL的周期抖动在100fs量级。这种抖动只占输出周期的0.01%，这个量级小于静态时序分析中的不确定性。如果一只PLL功率与面积很小，而周期抖动在1ps?10ps量级，只占输出周期的0.1%?1%，那么通常就是可以接受的。
长期抖动（或N循环抖动）是用于测量在N个循环上，有多少PLL的输出时钟沿偏离了理想时钟位置，其中N通常是数千个循环。换句话说，长期抖动是测量累积的相位误差。一般长期抖动的测量结果为rms值，而不是峰峰值。长期抖动对采用嵌入时钟的串行链路通信等应用很关键。这些应用包括为SONET（同步光纤网络）、XAUI（10 Gbps连接单元接口），以及数据转换器提供的时钟。对于串行链路通信，制造商通常会规定，长期抖动要小于一个比特周期或UI（单位间隔）的1% rms。例如，大多数10 Gbps串行接口规定rms长期抖动值小于1 ps。
对于数据转换器的时钟，长期抖动会降低SNR（信噪比），因为SNR是1/(2×π×F×σ)，其中F为信号频率，不是采样频率，而σ是rms长期抖动，可以假设其为一种高斯分布。图1给出了一只ADC的SNR与频率关系的例子，它使用一个有10 ps rms长期抖动的时钟。高速高精度ADC需要精确的PLL。即使10 ps的rms长期抖动也将限制ADC的SNR，略高于12 MHz时限制在10位，3 MHz时限制为12位，而略低于1 MHz时为14位。
PLL的运行
电荷泵PLL的运行中涉及很多方面的折衷，包括抖动、功率和面积（图2）。实现PLL有很多方式，但大多数集成PLL都采用这种拓扑结构。反馈作用使输出频率FOUT等于输入频率FIN乘以反馈分频值，FOUT=FIN×M。很多PLL还包含一个输入或输出的除数N，从而得到的频率为FOUT=FIN×M/N
详细的频域分析表明，PLL同时兼有高通和低通函数（参考文献1）。输入到输出存在着一个低通函数，意味着低于PLL带宽的基准相位噪声会穿通到输出端，而高于环路带宽的噪声被衰减了。噪声环境下使用的PLL经常利用这种特性，通过衰减高频抖动，“清洁”一个基准时钟。
PLL对VCO（压控振荡器）相位噪声具有高通特性。因此，PLL会衰减低频的VCO相位噪声，但高于环路带宽的相位噪声则能送到输出端。理想情况下，所有VCO噪声都可以通过反馈衰减掉，但PLL与其它反馈系统一样，都面临着带宽限制问题。
抖动源
在一个设计良好的典型PLL中，最大的相位噪声源或抖动源就是VCO。虽然存在着很多其它噪声源，但通常付出适度的面积或功率代价，就可以使之小于VCO噪声。电荷泵与环路滤波器一般是第二大噪声源。环路滤波器可以是有源或无源的。无论哪种形式，大多数PLL一般都采用一只零欧姆电阻作环路稳定。通过降低电阻值，增加积分电容值以及电荷泵的电流，使环路增值保持恒定，也能使这种噪声小到可以忽略。这种方法的负面效应是增加了功率和面积。
除法器部分一般会产生可忽略的器件噪声。但是，由于电源噪声，后除法器可能是短期抖动的一种主要来源。电源噪声还可能通过电荷泵、环路滤波器和VCO贡献于长期抖动，因此设计中要确保对这些部分的电源噪声有足够的抑制。
抖动与带宽
频域分析表明，低于环路带宽的抖动被抑制了。下列时域的实验显示PLL带宽是短期抖动与长期抖动之间的链接。使用一台信号分析仪或一台示波器测量抖动，就可以完成两个时域实验（图3和参考文献2）。第一个实验测量开环VCO抖动；第二个实验测量一个包含了第一个实验中VCO的PLL的抖动。两个实验都是通过测量零交越的标准差来分析抖动。它们用从1×T到N×T的N次保持解除时间，测量抖动与时间的关系，其中T为标称周期。
第一个实验测量一个开环VCO的边沿。第N次零交越的标准差是N的平方根乘以一个循环的标准差（σN=σ1×N1/2）。一个循环的标准差σ1就是周期抖动。σ1的值在实际中难以测量，因为VCO与测量仪器之间的任何缓冲都有抖动。仪器自身的短期抖动也是误差的一个来源。当N增加时，σN的值也会无限增长，尽管缓冲的rms抖动是有限的。因此，从σN –N图中可以推算出σ1的值。
一个数字的实例可以充分显示出直接测量σ1的难度。来自一个宽带缓冲的典型噪声在30 fs rms量级。缓冲噪声以rms方式累加，因此，如果在110 fs rms抖动的VCO上增加九个噪声为30 fs rms的缓冲，则可产生不低于200 fs rms的逐循环抖动。另外，电源噪声在全摆幅缓冲上可以高达100 fs/mV，因此很难在时域中测量小于200 fs的周期抖动。
第二个实验是测量一个带理想基准的PLL的边沿。PLL采用与第一个测量实验中相同的VCO。对于几个循环来说，测量结果几乎与开环VCO一致。这个结果是可以预期的，因为PLL作为高通滤波器滤掉了VCO噪声。经过很多个循环后，所测得的标准差逐渐逼近了闭环标准差或长期抖动σCL。PLL是相位误差的限制力量。
图3强调了几个重要参数。闭环参数σCL是PLL闭环带宽TL和周期抖动σ1的函数。开环增益是电荷泵、环路滤波器与VCO增益的乘积，它除以反馈除数值，就决定了一个系统设计的参数：闭环带宽。闭环带宽可以标准化地计算到一个VCO周期T，为1/(2πFL/FVCO)。现在就可以计算出长期抖动：σCL=σ1/(4πFL/FVCO)1/2（参考文献2）。
这一分析至少存在着两种方式的简化。首先，它考虑的唯一噪声就是VCO相位噪声。然而，VCO噪声限制了大多数设计良好的PLL。注意，此分析并未考虑电源噪声或基准噪声。第二个简化是，此分析假定PLL是一个一阶环路。大多数PLL至少是二阶环路。但很多PLL都有过阻尼，对于本分析来说几乎就表现为一阶环路。另外，长期抖动是带宽平方根的函数，因此对于一次性手工计算来说，误差并不太严重。
这些实验可得到两个重要结果。第一个结果是，短期的周期抖动几乎全取决于VCO和输出缓冲，而与PLL带宽无关。第二个结果是，长期抖动同时取决于VCO和PLL的带宽，如果改进了VCO，增加了带宽，则长期抖动也得到改善。
VCO相位噪声
一对相同功率的2GHz振荡器有着数毫瓦功耗（图4）。一个振荡器为环型，另一个为LC型。图4中给出了运行的三个不同区域。最重要的是-20dB/decade区。这个区域通常决定了VCO的周期抖动σ1。
图中还标出了VCO的-30dB/decade区。在该区内，器件的闪烁噪声一般高于白噪声，增加了斜坡。由于闪烁噪声致使斜坡增加，从-30 dB/decade到-20 dB/decade的过渡就是VCO的闪烁拐角。对于环型VCO，闪烁噪声拐角的典型范围从300 kHz到3 MHz。对于LC型VCO，可以获得低于100 kHz的拐角。应仔细地优化VCO的闪烁噪声问题（参考文献3）。
图中还有一个高频处的平坦区，这是源于VCO的输出缓冲。这个区域对周期抖动很重要，而一般对长期抖动则相反，如下式所示：LdB(F)≈10×log10[(1/PSIG)×(FOSC)2/ (Q×F)2]。从式中看到，对某个振荡器频率，当功率增加1倍时，相位噪声降低3dB。增加功率是改善相位噪声性能的一种有效方式，但可能很昂贵。在所有其它方面不变的情况下，改善20dB的相位噪声要付出100倍功率的代价。另外一种改善相位噪声的方式是增加谐振回路的品质因数。品质因数增加一倍，相位噪声减半，即改善6dB。采用CMOS工艺时，电感结构经常限制了可以实现的品质因数。通常品质因数是在7-15的范围内，随很多因素而改变，包括频率和金属层厚度等。LC型VCO的调谐范围与品质因数之间也存在着一种折衷，更高的品质要付出较小调谐范围的成本。如采用深亚微米CMOS工艺，相同功率的典型环型振荡器和LC型振荡器的相位噪声大约相差20 dB。这种差异表明谐振回路结构对相位噪声的优点。
如前所述，σ1的值很难在时域中测量。然而，在频域中这种测量就相对简单了。用σ12=F2×L(F)/FOSC3可以计算出VCO的周期抖动σ1，式中F是偏移频率，L(F)是F处的相位噪声，而FOSC是振荡频率（参考文献4）。在此例中，在2GHz振荡频率、1MHz偏移的-100dBc/Hz环型VCO的周期抖动是112fs rms。而2GHz振荡频率、1MHz偏移的-125 dBc/Hz LC振荡器得到的σ1值为6.3fs rms。这些值通常都太小，不能在时域中直接测量，缓冲噪声和示波器噪声都足以淹没它们。
从PLL带宽可以计算出长期抖动，以及相应的σ1值，公式是σCO=1/(4πFL/FVCO)1/2。同样，这个计算假设是一个过阻尼PLL，只有VCO噪声，没有电源噪声。如带宽为100 kHz，则σ1为112 fs的环型PLL长期抖动约为4.5 ps rms，而σ1为6.3 fs的LC PLL的长期抖动为270 fs rms。如果将带宽增加到1MHz，则两个长期抖动值都将减小√10，分别为1.4fs和85fs。这种计算可以对更高的带宽持续下去，但很多因素限制了带宽，而抖动则不会持续减小。
限制带宽的主要原因之一是PLL的稳定性。对于恰当的相位裕度，带宽一般只有基准率的1/20。对高性能的PLL，低的环路带宽可减轻基准时钟的穿通。抑制基准时钟的尖刺通常需要一个不超过基准率1/100的带宽。其它限制PLL带宽的理由包括对delta-sigma调制与基准噪声、环路滤波器，以及电荷泵噪声的抑制。
PLL面积
与性能与功耗一样，面积也是PLL的一个重要规格。PLL的性能水平基本上决定了它的面积。选择一种LC型VCO（而不是环型VCO），可以得到性能的大幅增长。对于一只电感的设计，一般基于LC的VCO尺寸至少有300μm×300μm，甚至更大些。而另一方面，环型振荡器尺寸可以是40μm×40μm或更小。一般情况下，LC振荡器的调谐范围要窄于环型振荡器。因此，有时必须在同一个PLL中使用多种VCO，去实现宽的调谐范围，这就进一步增加了面积。
PLL中另外一个面积随性能而显着增加的部件是环路滤波器。一个集成的环路滤波器可以占位达500μm×500μm或更多。随着PLL性能的下降，可以减小电阻、电容以及电荷泵的电流，用噪声的代价来减小面积。用0.13μm CMOS可以做出一个SONET/多协议时钟IC（图5）。图中清楚地显示了四核LC VCO。PLL的面积大约为1.4mm2。长期抖动小于500fs rms，带宽为50 kHz。PLL的功耗约为70mW，取决于工作模式。
用0.13μm CMOS可以做一个环型小数N PLL（图6）。PLL的面积为0.09mm2，这要比图5中LC PLL的十分之一还小。长期抖动在1 MHz带宽时低至3ps rms，根据工作模式，功耗约为5mW。这个面积大部分是数字的。数字块包括一个delta-sigma调制器、一个预分频器、一个后分频器、反馈分频器，以及控制电路。模拟面积要比LC PLL模拟面积的十分之一还小。
图5和图6中两个PLL说明了为什么没有万能的SoC PLL解决方案。第一种PLL的抖动几乎能适应所有SoC应用。但是，其面积和功耗要比第二种高出10倍。而第二种PLL的长期抖动又要高6倍，相同带宽下则要高20倍。
PLL SoC各种折衷因素中最重要的是长期抖动。如果长期抖动规格放松，则可以采用小型、低功耗的环型PLL。较严格的长期抖动规格就需要使用大量的硅片面积和功耗，用LC PLL满足要求。然而，对于很多在两种极端之间的应用，选择并不明确，必须做仔细的分析，实现PLL功耗和面积的最优化。
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