摘 要： 介绍一种小步进、低相位噪声的频率合成方法。采用直接数字合成（DDS）产生小步进信号，利用5 MHz整数步进锁相环与混频电路组合方式改善了合成器的杂散和相位噪声。
频率合成器是现代电子系统的重要组成部分，是决定电子通信系统性能的关键部件。20世纪90年代以来，基于微波元器件和集成电路工艺技术的显著进展，微波技术也得到了飞速的发展。作为一个适用性广泛的技术，频率合成器的用途覆盖了无线电通信、雷达定位、遥测遥控、卫星通信、武器装备微波系统等领域。现代频率合成器技术主要向高频率、宽频带、小步进、低相位噪声和低杂散等方面发展[1]。
目前频率合成方法主要有：模拟直接频率合成、锁相环(PLL)、直接数字频率合成和DDS+PLL混频方式[2]。直接频率合成已经较少采用；PLL在各类电子系统中得到广泛的应用，但仅仅用简单的PLL无法解决小步进和宽频率带宽的矛盾；DDS能够实现小步进高分辨率的信号，但其杂散性能较差[3]；DDS+PLL混合方式能够满足小步进、低相噪的高频宽带信号要求。
1 方案设计
频率合成器主要设计指标为：(1)频率：X波段300 MHz带宽;(2)步进：100 Hz；(3)输出功率：＞10 dBm；(4)相位噪声：＜-95 dBc/Hz@10 kHz；(5)杂散：＜－60 dBc。
为实现X波段小步进的要求，频率合成器方案采用DDS+PLL的混合方式，但这种方式满足不了指标中低相噪的要求。在对DDS+PLL的混合方式进行改进中，提出了DDS+外差式PLL的混合方式，大大提高了PLL输出信号的相位噪声。该混合方式主要由参考源、DDS电路、两个PLL锁相环、两个上变频电路等组成。组成框图如图1所示。
DDS电路完成带宽为5 MHz、步进为100 Hz小步进指标的要求；锁相环PLL1产生的S波段固定点频信号。作为下一级混频器的本振信号，要求其有足够的输出功率和良好的相位噪声指标；锁相环PLL2电路以5 MHz的步进，共61点完成带宽300 MHz指标的实现；采用上变频的方式实现频率由低向高频段扩展和搬移，从而实现X波段信号的输出。
DDS+外差式PLL混合方式实现频率合成，可以达到单一技术难以达到的效果,使合成器输出兼具DDS、PLL和DDS+PLL混合方式的优点，实现高频率分辨率、低相位噪声和较宽范围的输出频率。
2 小步进信号的设计与实现
利用DDS频率合成技术具有极高的频率分辨率、可达微赫兹量级的特点，小步进信号由DDS电路实现[4]。根据频率合成器的整体要求，DDS芯片外部输入时钟为500 MHz，该信号由晶振为100 MHz的信号经过放大器取五次谐波产生，然后编程控制DDS，使时钟达到1 000 MHz。在对DDS控制中，首先对FPGA芯片进行编程来满足DDS相应频率的输出。其次利用用户输入的数据来控制FPGA使DDS电路输出340 MHz～345 MHz，步进为100 Hz的正弦信号。其组成框图如图2所示。
在DDS器件的选择中，常用AD985X系列和AD991X系列，这两个系列最主要的区别在于功耗。AD985X系列DDS器件功耗为瓦级，AD991X系列DDS器件在功耗上有很大的改进，达到百毫瓦级。这两个系列芯片除了具有主要的DDS功能外，还集成了其他功能块，如锁相环、混频器、比较器等。在方案设计中根据ADI公司的几款DDS芯片资料，考虑芯片系统时钟、输出频率、相噪、杂散水平等方面的因素，选择了较为理想的AD9912。
3 X波段信号的设计与实现
X波段信号的产生由两个PLL和上变频电路实现。锁相环PLL1完成S波段固定点频信号的产生，为了取得更好杂散抑制能力和相位噪声，采用整数分频的锁相环，原理框图如图3[5]。
锁相环芯片采用HMC440QS16G，该芯片主要由低噪声数字鉴相器，可编程参考分频器构成。HMC440QS16G具有优良的相位噪声性能，芯片的相位噪声底数为-153 dBc/Hz@10 kHz，因此采用此款芯片可以达到较好的相位噪声指标。
由于芯片HMC440QS-16G鉴相器没有电荷泵电路，故环路滤波器采用图4所示的形式。
取环路带宽BW=1 MHz，相位裕量65°，鉴相频率100 MHz，使用HITTITE公司网站提供的Java在线环路仿真软件仿真并稍加调试修改得到：
R1=200 Ω、R2=1.2 kΩ、C1=200 pF、C2=1 nF
测试结果发现这组环路参数具有较好的效果，频率合成器生成的S波段信号具有较低的杂散和较低的相位噪声。
锁相环PLL2电路实现300 MHz带宽的指标，按照5 MHz的步进，共61个频率点的输出，本PLL采用锁相环与外差电路组合的方式，原理框图如图5。
PLL2锁相环芯片采用ADF4156。该芯片主要由低噪声数字鉴相器、精确电荷泵和可编程参考分频器等组成。可编程参考分频器包括R分频和N分频，其中N分频为小数分频器，包括整数和小数分频两部分。通过编程接口，可以设计R和N分频器，对参考信号和射频信号进行分频。
PLL2环路滤波器如图6，选用有源积分滤波器，并在后面加了一级由R3和C4组成的低通滤波器，可以更好地抑制鉴相纹波。取环路带宽K=600 kHz，相位裕量45°，鉴相频率5 MHz，使用环路仿真软件对环路参数进行仿真。
C1=150 pF、R1=100 Ω、C2=1.12 nF、R2=945 Ω、C3=62 pF、R3=82 Ω、C4=3.3 nF。根据测试结果调试环路带宽、阻尼系数、鉴相频率等使最终合成信号频率达到项目指标要求。最终确定环路参数值如下：C1=20 pF、R1=100 Ω、C2=1 nF、R2=1 000 Ω、R3=62 pF、R4=82 Ω、C4=3.3 nF。
上变频电路由PLL2产生的300 MHz带宽的S波段信号与PLL1及DDS产生频率为C波段小步进信号混频而成，最后输出步进为100 Hz的X波段微波信号。
4 测试结果分析
测试设备为R&S的FSUP信号分析仪，X波段小步进间隔的测试如表1所示。相位噪声测试结果：-94.88 dBc/Hz@1 kHz，-97.92 dBc/Hz@10 kHz。
测试结果表明，输出信号的杂散抑制、相位噪声和小步进间隔较好地达到了预期的设计目标。
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