81、假设一片4层板,中间两层是VCC和GND，走线从top到bottom，从BOTTOM SIDE流到TOP SIDE的回流路径是经这个信号的VIA还是POWER？
过孔上信号的回流路径现在还没有一个明确的说法，一般认为回流信号会从周围最近的接地或接电源的过孔处回流。一般EDA工具在仿真时都把过孔当作一个固定集总参数的RLC网络处理，事实上是取一个最坏情况的估计。
82、“进行信号完整性分析，制定相应的布线规则，并根据这些规则来进行布线”，此句如何理解？
前仿真分析，可以得到一系列实现信号完整性的布局、布线策略。通常这些策略会转化成一些物理规则，约束PCB的布局和布线。通常的规则有拓扑规则，长度规则，阻抗规则，并行间距和并行长度规则等等。PCB工具可以在这些约束下，完成布线。当然，完成的效果如何，还需要经过后仿真验证才知道。
83、怎样选择PCB的软件？
选择PCB的软件，根据自己的需求。市面提供的高级软件很多，关键看看是否适合您设计能力，设计规模和设计约束的要求。刀快了好上手，太快会伤手。找个EDA厂商，请过去做个产品介绍，大家坐下来聊聊，不管买不买，都会有收获。
84、关于碎铜、浮铜的概念该怎么理解呢？
从PCB加工角度，一般将面积小于某个单位面积的铜箔叫碎铜，这些太小面积的铜箔会在加工时，由于蚀刻误差导致问题。从电气角度来讲，将没有合任何直流网络连结的铜箔叫浮铜，浮铜会由于周围信号影响，产生天线效应。浮铜可能会是碎铜，也可能是大面积的铜箔。
85、近端串扰和远端串扰与信号的频率和信号的上升时间是否有关系？是否会随着它们变化而变化？如果有关系，能否有公式说明它们之间的关系？
应该说侵害网络对受害网络造成的串扰与信号变化沿有关，变化越快，引起的串扰越大，（V=L*di/dt）。串扰对受害网络上数字信号的判决影响则与信号频率有关，频率越快，影响越大。
86、在PROTEL中如何画绑定IC？
具体讲，在PCB中使用机械层画邦定图，IC衬底衬根据IC SPEC.决定接vccgndfloat，用机械层print bonding drawing即可。
87、用PROTEL绘制原理图，制板时产生的网络表始终有错，无法自动产生PCB板，原因是什么？
可以根据原理图对生成的网络表进行手工编辑, 检查通过后即可自动布线。用制板软件自动布局和布线的板面都不十分理想。网络表错误可能是没有指定原理图中元件封装；也可能是布电路板的库中没有包含指定原理图中全部元件封装。如果是单面板就不要用自动布线，双面板就可以用自动布线。也可以对电源和重要的信号线手动，其他的自动。
88、PCB与PCB的连接，通常靠接插镀金或银的“手指”实现，如果“手指”与插座间接触不良怎么办？
如果是清洁问题，可用专用的电器触点清洁剂清洗，或用写字用的橡皮擦清洁PCB。还要考虑1、金手指是否太薄，焊盘是否和插座不吻合；2、插座是否进了松香水或杂质；3、插座的质量是否可靠。
89、如何用powerPCB设定4层板的层？
可以将层定义设为
1:no plane+ component(top route)
2:cam plane或split/mixed (GND)
3:cam plane或split/mixed (power)
4:no plane+component(如果单面放元件可以定义为no plane+route)
注意:
cam plane生成电源和地层是负片,并且不能在该层走线,而split/mixed生成的是正片,而且该层可以作为电源或地,也可以在该层走线(部推荐在电源层和地层走线,因为这样会破坏该层的完整性, 可能造成EMI的问题) 。将电源网络(如3.3V,5V等)在2层的assign中由左边列表添加到右边列表,这样就完成了层定义
90、PCB中各层的含义是什么？
Mechanical 机械层：定义整个PCB板的外观，即整个PCB板的外形结构。
Keepoutlayer 禁止布线层：定义在布电气特性的铜一侧的边界。也就是说先定义了禁止布线层后，在以后的布过程中，所布的具有电气特性的线不可以超出禁止布线层的边界。
Topoverlay 顶层丝印层 & Bottomoverlay 底层丝印层：定义顶层和底的丝印字符，就是一般在PCB板上看到的元件编号和一些字符。
Toppaste 顶层焊盘层 & Bottompaste 底层焊盘层：指我们可以看到的露在外面的铜铂。
Topsolder 顶层阻焊层 & Bottomsolder 底层阻焊层：与toppaste和bottompaste两层相反，是要盖绿油的层。
Drillguide 过孔引导层：
Drilldrawing 过孔钻孔层：
Multiplayer 多层：指PCB板的所有层。
91、在高速PCB中，VIA可以减少很大的回流路径，但有的又说情愿弯一下也不要打VIA，应该如何取舍？
分析RF电路的回流路径，与高速数字电路中信号回流还不太一样。首先，二者有共同点，都是分布参数电路，都是应用maxWELL方程计算电路的特性。
然而，射频电路是模拟电路，有电路中电压V＝V（t），电流I=I(t)两个变量都需要进行控制，而数字电路只关注信号电压的变化V＝V（t）。因此，在RF布线中，除了考虑信号回流外，还需要考虑布线对电流的影响。即打弯布线和过孔对信号电流有没有影响。
此外，大多数RF板都是单面或双面PCB，并没有完整的平面层，回流路径分布在信号周围各个地和电源上，仿真时需要使用3D场提取工具分析，这时候打弯布线和过孔的回流需要具体分析；高速数字电路分析一般只处理有完整平面层的多层PCB，使用2D场提取分析，只考虑在相邻平面的信号回流，过孔只作为一个集总参数的R－L－C处理。
92、在设计PCB板时，有如下两个叠层方案：
叠层1
》信号
》地
》信号
》电源＋1.5V
》信号
》电源＋2.5V
》信号
》电源＋1.25V
》电源＋1.2V
》信号
》电源＋3.3V
》信号
》电源＋1.8V
》信号
》地
》信号
叠层2
》信号
》地
》信号
》电源＋1.5V
》信号
》地
》信号
》电源＋1.25V +1.8V
》电源＋2.5V +1.2V
》信号
》地
》信号
》电源＋3.3V
》信号
》地
》信号
哪一种叠层顺序比较优选？对于叠层2，中间的两个分割电源层是否会对相邻的信号层产生影响？这两个信号层已经有地平面给信号作为回流路径。
应该说两种层叠各有好处。第一种保证了平面层的完整，第二种增加了地层数目，有效降低了电源平面的阻抗，对抑制系统EMI有好处。
理论上讲，电源平面和地平面对于交流信号是等效的。但实际上，地平面具有比电源平面更好的交流阻抗，信号优选地平面作为回流平面。但是由于层叠厚度因素的影响，例如信号和电源层间介质厚度小于与地之间的介质厚度，第二种层叠中跨分割的信号同样在电源分隔处存在信号回流不完整的问题。
93、当信号跨电源分割时，是否表示对该信号而言，该电源平面的交流阻抗大？此时，如果该信号层还有地平面与其相邻，即使信号和电源层间介质厚度小于与地之间的介质厚度，信号是否也会选择地平面作为回流路径？
没错，这种说法是对的，根据阻抗计算公式，Z=squa（L/C）, 在分隔处，C变小，Z增大。当然此处，信号还与地层相邻，C比较大，Z较小，信号优先从完整的地平面上回流。但是，不可避免会在分隔处产生阻抗不连续。
94、在使用protel 99se软件设计，处理器的是89C51,晶振12MHZ 系统中还有一个40KHZ的超声波信号和800hz的音频信号，此时如何设计PCB才能提供高抗干扰能力?
对于89C51等单片机而言,多大的信号的时候能够影响89C51的正常工作?除了拉大两者之间的距离之外,还有没有其他的技巧来提高系统抗干扰的能力?
PCB设计提供高抗干扰能力，当然需要尽量降低干扰源信号的信号变化沿速率，具体多高频率的信号，要看干扰信号是那种电平，PCB布线多长。除了拉开间距外，通过匹配或拓扑解决干扰信号的反射，过冲等问题，也可以有效降低信号干扰。
95、请问焊盘对高速信号有什么影响?
一个很好的问题。焊盘对高速信号有的影响，它的影响类似器件的封装对器件的影响上。详细的分析，信号从IC内出来以后，经过绑定线，管脚，封装外壳，焊盘，焊锡到达传输线，这个过程中的所有关节都会影响信号的质量。但是实际分析时，很难给出焊盘、焊锡加上管脚的具体参数。所以一般就用IBIS模型中的封装的参数将他们都概括了，当然这样的分析在较低的频率上分析是可以接收的，对于更高频率信号更高精度仿真，就不够精确了。现在的一个趋势是用IBIS的V－I、V－T曲线描述buffer特性，用SPICE模型描述封装参数。当然，在IC设计当中，也有信号完整性问题，在封装选择和管脚分配上也考虑了这些因素对信号质量的影响。
96、自动浮铜后，浮铜会根据板子上面器件的位置和走线布局来填充空白处，但这样就会形成很多的小于等于90度的尖角和毛刺（比如一个多脚芯片各个管脚之间会有很多相对的尖角浮铜），在高压测试时候会放电，无法通过高压测试，不知除了自动浮铜后通过人工一点一点修正去除这些尖角和毛刺外有没有其他的好办法。
自动浮铜中出现的尖角浮铜问题，的确是各很麻烦的问题，除了有你提到的放电问题外，在加工中也会由于酸滴积聚问题，造成加工的问题。从2000年起，mentor在WG和EN当中，都支持动态铜箔边缘修复功能，还支持动态覆铜，可以自动解决以上问题。
97、请问在PCB 布线中电源的分布和布线是否也需要象接地一样注意。若不注意会带来什么样的问题？会增加干扰么？
电源若作为平面层处理，其方式应该类似于地层的处理，当然，为了降低电源的共模辐射，建议内缩20倍的电源层距地层的高度。如果布线，建议走树状结构，注意避免电源环路问题。电源闭环会引起较大的共模辐射。
98、地址线是否应该采用星形布线？若采用星形布线，则Vtt的终端电阻可不可以放在星形的连接点处或者放在星形的一个分支的末端？
地址线是否要采用星型布线，取决于终端之间的时延要求是否满足系统的建立、保持时间，另外还要考虑到布线的难度。星型拓扑的原因是确保每个分支的时延和反射一致，所以星型连接中使用终端并联匹配，一般会在所有终端都添加匹配，只在一个分支添加匹配，不可能满足这样的要求。
99、如果希望尽量减少板面积，而打算像内存条那样正反贴，可以吗？
正反贴的PCB设计，只要你的焊接加工没问题，当然可以。
100、如果只是在主板上贴有四片DDRmemory，要求时钟能达到150Mhz，在布线方面有什么具体要求?
150Mhz的时钟布线，要求尽量减小传输线长度，降低传输线对信号的影响。如果还不能满足要求，仿真一下，看看匹配、拓扑、阻抗控制等策略是有效。
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