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亚德诺FPGA侦错软体加快高速设计速度

亚德诺(ADI)发布一款基于现场可编程闸阵列(FPGA)的参考设计及配套软体和HDL原始码,该参考设计可降低整合JESD204B相容转换器的高速系统的设计风险。该软体为JESD204B赛灵思(Xilinx)收发器侦错工具,可支援312.5Mbit/s~12.5Gbit/s的JESD204B资料转换器至FPGA串列资料介面和赛灵思7系列FPGA及Zynq-7000完全可编程系统单晶片(SoC)。

该软体随亚德诺转换器免费提供,透过提供内建二维(2D)统计眼图扫描,帮助雷达阵列、软体定义无线电以及其他高速系统的设计人员,更快地验证采用千兆收发器的JESD204B资料转换器至FPGA设计的讯号完整性。

亚德诺参考设计直接从7系列IBERT核心中内建的接收器裕量分析功能收集资料,并在FPGA或者安谋国际(ARM)双核Cortex-A9 MPCore处理器之一的内部管理本地资料,在HDMI显示器上显示资料,或者经由乙太网路将资料送至远端监控站。通常,其他扫描工具在晶片外部测量讯号,须要使用昂贵的量测设备,或者须要透过JTAG传回资料,以便在实验室的主机/开发电脑上查看。

亚德诺的参考设计使用流向FPGA的真实JESD204B串列资料来测量链路的稳健性。通过这种利用「即时」资料的方式,即使已在现场部署设计之后,也可监控讯号的保真度,从而在产品的寿命周期内进行即时、预见性维护。

亚德诺网址:www.analog.com

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责任编辑:李军