数字信号处理器TMS320LF2403APAGA中文概述

    <strong>描述

    数字信号处理器的TMS320LF2403APAGA（DSP）是一种高性能，16-bit,定点处理器制造0.72-?m双级金属CMOS技术。具有相同的TMP320LC50KGD除了功能的操作，而不是在‘C50KGD 3.3 V的5 V.

    德州仪器公司现有员工军品为一个已知的发展过程中三个初级好电路小片 （KGD），其中之一是应用于TMP320C50和TMP320LC50设备。这个过程，称为作为一个标准的探讨hot-chuck-probe, uses产品，再次测试，这一次完整的数据表的时间晶圆形式规范，以速度和（85°C）。然后是啥样每个人电路小片高温，检查，以及装运包装。这个流程产生裸电路小片已在高速温度测试与已知是良好的，而不必使用临时包装。

    一些增强的基本"C2x架构给予"C5x比最低2x性能上一代。一个4级深的指令流水线，结合分支延迟，延迟调用子程序，子程序推迟返回，允许"C5x执行较少周期的指令。该一个PLU外，TMS320LF2403APAGA还为"C5x不使用累加器的数据存储器中的操作方法bits和ALU.的"C5x有额外转换和缩放或储存的multiplicands适当对齐功能对数据存储器的值。

    ·35-ns和50-ns单周期指令

    执行时间为5V操作

    ·50-ns单周期指令执行

    运行时间3.3 V

    ·源代码兼容，并与全"C1x"C2x设备

    ·基于RAM的操作

    – 9K-Words×16-Bit单访问片上程序/数据RAM

    – 1 056-Word×16-Bit双访问片数据RAM

    ·2K-Word×16-Bit片上引导ROM

    ·224K-Word×16-Bit最大可寻址

    TMS320LF2403APAGA外部存储器空间（64K-Word计划，64K-Word数据，64K-Word I / O,和32K-Word全球）

    ·32-Bit算术逻辑单元（ALU）

    – 32-Bit累加器（ACC）

    – 32-Bit累加器缓冲区（ACCB）

    ·16-Bit并行逻辑单元（PLU）

    ·16×16-Bit乘数，32-Bit产品

    ·十一上下文切换寄存器

    ·两个循环寻址缓冲器

    ·全双工同步串行端口

    ·时分复用串口（TDM）

    ·定时器控制寄存器和计数器

    ·16软件可编程等待状态发电机

    ·Divide-By-1时钟选项

    ·IEEE标准1149.1?测试访问端口

    ·操作是完全静态

    ·制作中，采用德州仪器增强性能注入CMOS（史诗 ）0.72技术